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埋容层是将薄介质层嵌入PCB内层，形成分布式平板电容，为电源分配网络（PDN）提供高频去耦。相比表贴MLCC，埋容层具有极低的寄生电感，可在宽频率范围内降低PDN阻抗。本文讲解埋容层的设计方法、PDN阻抗优化策略以及去耦半径的计算，帮助工程师在高性能数字电路中应用埋容技术。

一、埋容层的工作原理

埋容层是在电源层与地层之间插入一层超薄介质（厚度10-25μm，高介电常数Dk=4-16），形成平板电容。平板电容公式：C = ε × A / d。相对于表贴MLCC，埋容层无引线和过孔电感，等效串联电感（ESL）极低（<10pH），可在GHz频率下有效去耦。

与表贴MLCC的对比：表贴MLCC的ESL约0.5-1nH，去耦有效频率上限约100MHz；埋容层ESL<10pH，去耦有效频率上限可达1GHz以上。两者互补使用：MLCC负责低频（<100MHz），埋容层负责高频（100MHz-1GHz）。

二、埋容层的材料与参数

典型材料：3M C-Ply（Dk=4.2，厚度25μm），电容密度约0.15nF/cm2；Oak-Mitsui FaradFlex（Dk=8-16，厚度10-25μm），电容密度0.5-2.0nF/cm2；杜邦 Interra（Dk=4.2，厚度10μm）。

设计参数：埋容层通常位于电源层与地层之间，整层覆盖（不分割）。通过过孔连接到电源和地网络。多个电源区域可分割，但需保证每个区域有完整的埋容层覆盖。

三、PDN阻抗优化

目标：在芯片工作频率范围内，PDN阻抗低于目标阻抗。目标阻抗Ztarget = (Vdd × 纹波%) / 瞬态电流。

埋容层的阻抗贡献：Z = ESR + 2πf × ESL，高频段ESL主导。埋容层ESL极低（<10pH），可将高频阻抗降低10-50倍。

优化方法：增加埋容层面积（增加电容密度）；减小埋容层与芯片的距离；并联多个过孔（降低过孔电感）。混合使用：埋容层（高频）+ 表贴MLCC（中频）+ 大电容（低频）。

四、去耦半径计算与设计

去耦半径是指去耦电容能够有效去耦的最大距离。超过该距离，过孔和走线电感会抵消电容的低ESL优势。公式：R = v × t_rise / (2π)，其中v为信号速度（FR4约6in/ns），t_rise为芯片上升时间。

示例：芯片上升时间200ps，去耦半径R≈6×0.2/(2π)≈0.19in≈4.8mm。即埋容层必须在芯片4.8mm范围内提供去耦。

设计规则：埋容层过孔应紧贴芯片电源引脚，距离≤5mm（1ns上升沿）。大尺寸芯片（>20mm）需在芯片四周均匀布置埋容层过孔阵列。多芯片设计时，埋容层应覆盖所有芯片下方区域，避免盲区。

五、埋容层的PCB设计规则

层叠结构：推荐叠层：顶层（信号）→ 埋容层（电源/地）→ 内层信号 → 底层（信号）。电源层与地层之间的埋容层厚度≤25μm。

过孔设计：埋容层过孔应直接打在芯片电源焊盘下方（盘中孔）。过孔间距≤1mm，降低过孔电感。过孔内壁铜厚≥25μm。

避免分割：埋容层尽量保持完整，不分割。如有多路电源，可分割成多个区域，但每个区域保持完整。分割线宽度≥0.3mm。

热设计：埋容层介质薄，导热性差。大功率芯片下方可增加散热过孔。

六、仿真验证方法

PDN阻抗仿真：使用PowerSI或SIwave，提取PDN阻抗曲线。对比有/无埋容层的阻抗差异。目标：100MHz-1GHz频段阻抗≤10mΩ。

去耦效果验证：时域仿真，注入瞬态电流，观察电压跌落。埋容层可降低电压跌落30-50%。

实际测试：使用网络分析仪测量PDN阻抗（VNA+探针台）。时域反射计（TDR）测量过孔电感。

七、典型应用案例

案例一：某FPGA核心电压0.9V，瞬态电流10A，纹波要求±3%。传统方案：12颗0.1μF MLCC + 4颗10μF MLCC，PDN阻抗12mΩ@100MHz。增加埋容层（面积20cm2，FaradFlex Dk=8，厚度15μm，电容约2μF）后，高频阻抗降至4mΩ，MLCC数量减半。

案例二：某DDR4内存控制器，VDDQ 1.2V，上升时间150ps。去耦半径计算约3.6mm。埋容层过孔距离控制在3mm内，VDDQ纹波从80mV降至35mV。

八、捷创电子的埋容层制板能力

捷创电子PCB工厂支持埋容层工艺，可使用C-Ply、FaradFlex等材料，介质厚度10-25μm。公司协助客户设计埋容层叠构，优化PDN阻抗。如果您有高性能PCB设计或制板需求，可以访问捷创电子官网（www.jc-pcba.com）提交Gerber，获取埋容层设计和报价。