阻抗测试不合格，是板材、线宽还是叠层出了问题？
阻抗测试不合格，是高频高速PCB项目中最常见的争议点之一。很多工程师拿到测试报告后第一反应是"线宽做偏了"，但实际原因可能涉及板材介电常数、介质厚度、铜厚、阻焊、蚀刻因子和测试方法。要定位根因，不能只看线宽，需要把叠层、工艺和测试三个环节一起排查。
先确认测试方法是否一致
阻抗测试不合格时，第一步是确认测试条件是否对齐。TDR测试的参考平面、测试点位置、探针接触方式、测试频率和阻抗模型都会影响结果。如果设计端和工厂端使用的叠层参数或测试模型不一致，即使板子本身没问题，测试结果也可能偏差较大。建议双方提前确认阻抗条设计、测试模型和验收标准。
线宽偏差是常见原因但不是唯一原因
蚀刻过程中线宽确实会发生变化，蚀刻因子控制不好会导致线宽偏小或偏大，进而影响阻抗。但线宽只是阻抗的一个变量。如果介质厚度、铜厚或介电常数同时存在偏差，即使线宽在公差范围内，阻抗也可能不合格。排查时需要结合切片数据，确认线宽、铜厚和介质厚度是否都在设计范围内。
板材介电常数波动容易被忽略
不同批次板材的介电常数可能存在波动，高频高速板材的介电常数稳定性通常优于普通FR-4，但也不能完全排除批次差异。如果线宽、铜厚和介质厚度都正常，但阻抗仍然偏低或偏高，需要关注板材介电常数是否偏离设计值。包工包料项目中，板材选型和批次管控可以在前期降低这类风险。
介质厚度和铜厚共同影响阻抗
阻抗不仅取决于线宽，还取决于信号层到参考平面的距离以及铜厚。介质厚度偏薄会导致阻抗偏低，偏厚则阻抗偏高；铜厚增加也会降低阻抗。多层板中，不同层压结构的压合厚度控制能力存在差异，设计阶段需要与工厂确认叠层公差是否满足阻抗要求。
阻焊对阻抗也有影响
阻焊覆盖在信号线上会增加等效介电常数，导致阻抗略微下降。对于表层微带线，阻焊厚度和介电常数的影响更明显。设计阶段如果按无阻焊模型计算阻抗，实际测试时可能出现偏差。高频高速板项目中，阻抗计算模型应尽量接近实际工艺状态。
排查时建议确认这些内容
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