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问：PCB打样中差分阻抗和单端阻抗怎么设计？为什么阻抗偏差会导致USB识别不了、HDMI花屏？TDR测试怎么验证？

答： 阻抗控制是高速信号PCB设计的核心。当信号频率超过100MHz或传输速率超过1Gbps时，PCB走线的阻抗匹配直接决定信号完整性。差分阻抗偏差过大会导致USB、HDMI、以太网接口无法识别或频繁掉线；单端阻抗偏差过大会导致DDR内存读写错误、PCIe链路不稳定。

一、单端阻抗：50Ω是行业标准

单端阻抗是指信号线对地平面的特征阻抗，行业标准值为50Ω。

设计计算的关键变量：

• 线宽越大，阻抗越低

• 介质越厚，阻抗越高

• 铜厚越厚，阻抗越低

• Dk越高，阻抗越低

50Ω单端阻抗的典型设计参数：FR-4材料（Dk≈4.3）、介质厚度0.2mm、线宽0.2mm、铜厚1oz。实际设计中需使用阻抗计算软件进行仿真验证。

二、差分阻抗：100Ω是主流标准

差分阻抗是指两条差分信号线之间的特征阻抗。USB、HDMI、以太网等差分接口的标准差分阻抗为100Ω。

设计计算的关键变量：

• 差分对内部两条线的间距越小，差分阻抗越低

• 线宽越大，差分阻抗越低

• 与参考平面的距离越大，差分阻抗越高

差分对设计还需保证两条线的长度一致（长度差≤5mil），否则会导致差分信号失真。

三、阻抗偏差的三大原因

材料Dk波动：FR-4材料的Dk随频率变化大，不同批次之间也存在差异，导致阻抗漂移。

蚀刻不均匀：蚀刻过程中线宽偏差导致阻抗偏差。精细蚀刻工艺可将线宽偏差控制在±0.01mm以内。

层叠结构不对称：层叠不对称会导致介质厚度不均匀，进而影响阻抗一致性。

四、TDR测试验证方法

TDR（时域反射计）是验证阻抗控制的核心工具。通过发送快速上升沿信号，测量信号在传输线上的反射情况，计算出沿线的阻抗变化。

TDR报告解读要点：

• 起始段（连接器区域）阻抗应接近设计值

• 传输线段（走线区域）阻抗应平稳，波动范围在设计值±10%以内

• 终端段（负载区域）阻抗反映终端匹配情况

• 波形上的尖峰（过孔残桩）、凹陷（走线宽度变化）、渐变（介质不均匀）分别对应不同的工艺问题

五、TDR波形常见异常的解读

尖峰：阻抗突然升高，通常由过孔残桩、连接器引脚、走线宽度突变引起。残桩越长，尖峰越明显。背钻工艺可以消除过孔残桩。

凹陷：阻抗突然降低，通常由走线宽度变宽、介质厚度变薄、参考平面不完整引起。走线跨越分割地平面时会出现明显凹陷。

周期性波动：阻抗沿传输线周期性变化，通常由编织效应或玻璃布效应引起。