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ICT（在线测试）是PCBA批量生产中拦截焊接和元件故障的有效手段。但很多工程师在Layout阶段没有预留测试点，导致ICT治具无法制作，或者测试覆盖率不足，漏掉大量缺陷。本文从测试点设计、布局规范、覆盖率优化三个维度，给出PCB可测试性设计（DFT）的实用指南。

一、ICT测试的基本原理

ICT通过针床治具上的弹簧探针，接触PCB上预设的测试点，测量电阻、电容、电感、二极管、IC逻辑门等电气参数。它可以快速判断：开短路、元件值偏差、极性反向、IC功能异常。ICT的优势是速度快（每片板几秒到几十秒）、覆盖率高（可达85%以上），但前提是PCB设计阶段必须预留测试点。

没有测试点，ICT就是空中楼阁。

二、测试点的设计要求

尺寸与间距：测试点焊盘直径推荐0.8-1.2mm（方形或圆形）。过小（<0.6mm）探针容易偏移；过大（>1.5mm）浪费空间。两个测试点中心间距≥1.27mm（50mil），避免探针护套干涉。

露出要求：测试点必须裸露，不能覆盖阻焊油墨或丝印。表面处理建议用HASL或ENIG，OSP也可接受（但存储期短）。

位置要求：测试点距离板边≥5mm，距离元件本体≥3mm。距离插件孔≥2mm。距离IC、连接器等高于3mm的元件≥5mm。

网络分配：每个网络（Net）至少留一个测试点。关键网络（电源、时钟、复位、JTAG）建议留2个测试点，提高覆盖率。地网络每20mm留一个测试点，减少地弹噪声。

三、测试点布局规范

均匀分布：测试点应均匀分布在PCB上，避免集中在某一区域，否则治具探针密度过高、受力不均。每平方厘米建议3-5个测试点。

避免遮挡：测试点不能被高元件（电解电容、连接器、散热片）遮挡。探针垂直于板面，上方50mm内不能有干涉物。测试点下方也不能有元件（背面）。

差分信号测试点：差分对（如USB、PCIe）的两个测试点应并排，间距与差分线间距一致（如0.8-1.0mm），便于差分探针同时接触。

电源与地测试点：每个电源轨（3.3V、5V、12V等）至少留2个测试点，不同位置监测压降。地测试点均匀分布，减少地电位差。

模拟与数字分离：模拟地和数字地分开测试，分别引测试点。避免数字开关噪声干扰模拟测试。

四、测试覆盖率优化技巧

技巧一：为BGA芯片增加测试点。BGA下方的焊点无法直接接触，需要在附近引出过孔测试点。每个电源引脚和关键信号都要引出。捷创电子的DFM审核中会检查BGA引出测试点的完整性。

技巧二：使用专用测试焊盘。对于高密度PCB，标准圆形测试点可能不够用。可使用方形焊盘、泪滴焊盘或过孔（需塞孔），但过孔测试稳定性差。

技巧三：增加边界扫描（JTAG）。对于具有JTAG接口的IC（如MCU、CPLD），可利用边界扫描测试互连，无需物理测试点。设计时保留JTAG接口（TCK、TMS、TDI、TDO、TRST#）。

技巧四：优化测试点复用。如果PCB空间不足，可将测试点与元件焊盘复用（但会降低测试可靠性）。例如将电阻的一端焊盘作为测试点，但要注意探针可能损伤元件。

技巧五：预留测试模式。在软件中增加测试模式，通过固件辅助测试（如回读ADC值、控制GPIO）。可减少物理测试点数量。

五、DFT与ICT治具的协同

ICT治具设计需要PCB设计数据（Gerber、CAD坐标）。设计师应在Layout完成后，导出测试点坐标文件（IPC-D-356格式），并提供给治具厂商。测试点坐标精度±0.05mm。

治具探针寿命约5-10万次接触，批量生产前需验证。捷创电子与治具厂商协作，确保测试点布局与探针选型匹配。

常见DFT失误：

• 失误一：测试点靠近板边，探针超出板边，治具无法设计。解决：测试点内缩≥5mm。
• 失误二：双面测试点，但治具只能单面接触（成本原因）。解决：优先将测试点布在同一面。如必须双面，需说明并接受更高治具成本。
• 失误三：测试点被胶或三防漆覆盖。解决：明确告知板厂测试点区域禁止涂覆。

六、可测试性设计的验收标准

在设计评审阶段，应确认：

• 每个网络是否都有测试点？
• 电源和地测试点密度是否足够？
• 测试点尺寸、间距、位置是否符合规范？
• 是否有高元件遮挡？
• 是否导出测试点坐标文件？

捷创电子在DFM评审中会检查上述项目，并提出修改建议。

七、捷创电子的DFT支持

捷创电子在PCBA一站式服务中，提供可测试性设计（DFT）评审。工程团队会审核客户的PCB设计，提示测试点缺失、布局不当等问题，并协助优化覆盖率。公司还可根据测试点文件制作ICT治具，并在批量生产中执行ICT全检。如果您有PCB可测试性设计需求，可以访问捷创电子官网（www.jc-pcba.com）获取DFT评审服务。